EDA（电子设计自动化）是半导体产业链的"基础设施"——没有EDA，芯片设计无从谈起。以下按六个维度拆解。
一、主要应用场景
EDA按应用对象可划分为五大类：
表格
| 场景 | 典型对象 | 核心诉求 |
|---|---|---|
| 数字IC设计 | CPU、GPU、SoC、NPU | 超大晶体管规模（10亿+）、高性能、低功耗、时序收敛 |
| 模拟/混合IC设计 | 电源管理、ADC/DAC、RF | 晶体管级仿真、噪声/失配、版图精度 |
| 晶圆制造 | 光刻掩膜、OPC/ILT、TCAD | 工艺建模、光刻修正、良率仿真 |
| 先进封装 | Chiplet、CoWoS、SiP | 多die互连、信号完整性、热管理 |
| 系统/PCB设计 | 主板、高速信号、FPGA | 布线、EMC、SI/PI |
二、主要计算环节（以数字芯片设计全流程为例）
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架构设计 → RTL编码 → 功能仿真 → 逻辑综合 → 形式验证 → STA
→ DFT → 布局规划 → 时钟树综合 → 布线 → 物理验证 → 时序签核
→ 功耗/电压降分析 → GDSII输出
表格
| 环节 | 核心任务 | 计算特征 |
|---|---|---|
| 功能仿真 | 验证RTL功能正确性（VCS/Xcelium） | 事件驱动，大量数据并行，跑数千个testcase |
| 逻辑综合 | RTL→门级网表（Design Compiler/Genus） | 约束优化，单核敏感，内存大 |
| 形式验证 | 等价性检查（Formality/Conformal） | 布尔推理，可高度并行，计算量爆炸 |
| STA | 静态时序分析（PrimeTime/Tempus） | 图分析，路径穷举，内存密集 |
| 布局布线 | Place & Route（Innovus/ICC2） | 启发式搜索，多线程串行，混合并行 |
| 物理验证 | DRC/LVS/PEX（Calibre/IC Validator） | 几何运算，可并行，存储吞吐大 |
| 功耗分析 | 动态/静态功耗、电压降（Voltus/RedHawk） | 矩阵求解，数据并行 |
| SPICE仿真 | 晶体管级仿真（HSPICE/Spectre） | 非线性微分方程，单核+内存带宽 |
| 电磁仿真 | 封装/RF场分析（HFSS/Clarity） | 有限元/矩量法，高内存，可GPU加速 |
三、相关算法
表格
| 环节 | 核心算法/数学方法 |
|---|---|
| 仿真 | 事件驱动算法、离散时间模拟、蒙特卡洛随机采样 |
| 综合 | 布尔优化、最小面积/延迟覆盖、遗传/启发式搜索 |
| 布局 | 二次规划、力导向松弛、模拟退火、谱聚类 |
| 布线 | 斯坦纳树、迷宫搜索（A*）、多层布线优化 |
| 时序分析 | 图论（关键路径搜索）、动态规划、松弛传播 |
| 物理验证 | 布尔几何运算（DRC）、图同构（LVS）、RC提取 |
| SPICE | 牛顿-拉夫逊迭代、稀疏矩阵求解（LU分解） |
| 电磁 | 有限元法（FEM）、矩量法（MoM）、有限差分法（FDTD） |
| AI辅助 | 强化学习（布局优化）、GNN（布线预测）、LLM（代码辅助） |
四、计算特点
EDA的计算模式不是单一的，而是"多阶段、多模式、异构"：
-
前端仿真与验证：数据并行
-
大量testcase可以并行跑，适合任务级并行（多节点集群）
-
每个仿真本身是事件驱动，对单核主频敏感
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逻辑综合：串行优化
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约束优化问题，增量式优化，并行度有限
-
吃内存，吃单核性能，多核收益递减
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-
后端布局布线：混合并行
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全局布局可并行，详细布线串行
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多线程利用约4-16核，超过后加速比衰减
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吃内存，TB级数据频繁I/O
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形式验证：计算爆炸
-
SAT求解、BDD遍历，规模呈指数增长
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可并行，但扩展性受算法瓶颈限制
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-
SPICE仿真：单核敏感
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非线性方程迭代，内存带宽>核心数
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多核收益有限（仅多 corner 并行）
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-
物理验证：几何并行
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区域可切分，数据并行度高
-
磁盘I/O和内存吞吐是大瓶颈
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-
先进工艺（7nm/5nm/3nm）的特殊压力
-
寄生效应剧增，RC提取精度要求指数级提升
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计算量随工艺节点呈超线性增长
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五、主要软件工具
三巨头（全球垄断）
表格
| 厂商 | 拳头产品线 | 优势领域 |
|---|---|---|
| Synopsys | VCS（仿真）、Design Compiler/Fusion Compiler（综合）、PrimeTime（STA）、Verdi（调试）、IC Validator（物理验证） | 数字前端+签核，综合工具市占率最高 |
| Cadence | Virtuoso（模拟/混合信号）、Spectre/HSPICE（SPICE）、Innovus（布局布线）、Xcelium（仿真）、Pegasus/Assura（物理验证） | 模拟设计+数字后端，全流程集成度高 |
| Siemens EDA（原Mentor） | Calibre（物理验证之王）、Questa（仿真）、Tessent（DFT）、Veloce（硬件仿真） | 物理验证+DFT+硬件仿真，Calibre是DRC/LVS事实标准 |
补充工具
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ANSYS：HFSS（电磁）、RedHawk（功耗/电压降）
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Keysight：ADS（RF）、EMPro（电磁）
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华大九天（国产）：模拟全流程、平板显示EDA
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概伦电子（国产）：SPICE仿真、器件建模
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芯华章（国产）：数字验证平台
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鸿芯微纳（国产）：数字后端
六、硬件配置
EDA的硬件不是"堆核就完事"，而是按环节差异化配置。
前端/验证服务器（集群型）
表格
| 用途 | 配置建议 |
|---|---|
| RTL仿真 | 高频CPU（基频≥3.0GHz），大内存（256-512GB/节点），节点数多（100+） |
| 形式验证 | 同仿真，但单作业可吃满整节点（多核+大内存） |
| 硬件仿真 | 专用硬件仿真器（Palladium/Veloce/Zebu），每台数百万-千万美元 |
后端设计服务器（大内存型）
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| 用途 | 配置建议 |
|---|---|
| 综合/STA | 高频CPU（16-32核）、大内存（512GB-1TB）、高速NVMe SSD |
| 布局布线 | 多核（32-64核）、超大内存（1-2TB）、RAID NVMe阵列（10GB/s+） |
| 物理验证 | 多核（64-128核）、大内存（1TB+）、高速存储（并行文件系统） |
模拟/SPICE仿真服务器
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| 用途 | 配置建议 |
|---|---|
| SPICE仿真 | 高频CPU（每核配≥16GB内存）、大内存带宽、适度并行（4-8核/job） |
| 电磁仿真 | 多核+GPU（NVIDIA A100/H100），大内存（256GB+） |
通用EDA集群推荐架构
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┌─────────────────────────────────────────┐
│ 前端/验证集群：100+ 节点，每节点 │
│ 32核 + 256GB + 千兆/万兆网 │
├─────────────────────────────────────────┤
│ 后端/签核服务器：10-20台 胖节点 │
│ 64-128核 + 1-2TB内存 + NVMe RAID │
├─────────────────────────────────────────┤
│ 模拟/电磁服务器：专用GPU节点 │
│ 高频CPU + 2-4× A100/H100 + 512GB │
├─────────────────────────────────────────┤
│ 存储：并行文件系统（Lustre/GPFS） │
│ 聚合带宽≥50GB/s，容量PB级 │
├─────────────────────────────────────────┤
│ 许可证服务器：独立License Server集群 │
└─────────────────────────────────────────┘关键选型原则
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内存第一：后端布局布线吃内存，1TB是大型SoC的起步线
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高频优于多核：综合、仿真、STA都是单核敏感型
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存储带宽是瓶颈：后端中间文件（GB级）频繁读写，NVMe RAID是刚需
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License比硬件贵：EDA软件授权费（数百万-数千万美元/年）往往远超硬件，按需调度比堆硬件更重要
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云端弹性是趋势：Synopsys/Cadence均已推出云版本，验证爆发期可弹性扩展
一句话总结：EDA是一个"重License、重内存、重I/O"的领域。前端靠堆节点跑并行验证，后端靠堆内存做物理实现，SPICE靠高频CPU做精度仿真。先进工艺（3nm/5nm）下，计算成本正在指数级攀升
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